Chiplet(芯粒)技術(shù)通過將多個(gè)芯片以模塊化方式進(jìn)行組合，有望持續(xù)提升系統(tǒng)的計(jì)算能力與I/O帶寬，從而快速構(gòu)建更強(qiáng)大、功能更完備的半導(dǎo)體系統(tǒng)。
然而，到目前為止，真正取得商業(yè)成功的Chiplet應(yīng)用主要集中在基于JEDEC標(biāo)準(zhǔn)的HBM(高帶寬存儲(chǔ)器)模組。盡管它在UCIe標(biāo)準(zhǔn)的推進(jìn)方面也取得了一定進(jìn)展，但這還遠(yuǎn)不足以滿足當(dāng)前由人工智能驅(qū)動(dòng)的系統(tǒng)和高性能計(jì)算(HPC)應(yīng)用對計(jì)算能力和輸入/輸出(I/O)性能的巨大需求。
那么，究竟是什么因素在阻礙Chiplet技術(shù)實(shí)現(xiàn)更廣泛的突破性增長？
挑戰(zhàn)一：功能模塊的劃分
Chiplet的本質(zhì)是將計(jì)算、I/O、內(nèi)存等功能模塊組合成一個(gè)更龐大的系統(tǒng)。這是一種利用多芯片封裝設(shè)計(jì)實(shí)現(xiàn)產(chǎn)品差異化的方法。因此，芯片設(shè)計(jì)者必須在早期就審慎地規(guī)劃各個(gè)功能模塊應(yīng)歸屬于哪個(gè)特定的芯粒。這種劃分決策并非隨意之舉，設(shè)計(jì)者們必須在延遲、帶寬、功耗等多方面進(jìn)行復(fù)雜的權(quán)衡。此外，在劃分過程中還有另一個(gè)關(guān)鍵考量：為每個(gè)功能模塊選擇合適的制程工藝節(jié)點(diǎn)。
挑戰(zhàn)二：制程節(jié)點(diǎn)的選擇
在AI加速器中，采用最新的制程節(jié)點(diǎn)來制造計(jì)算芯片是最理想的，這能最大化其性能并優(yōu)化功耗。然而，對于基于SRAM的高速緩存來說，選擇成本較低的成熟制程節(jié)點(diǎn)反而更具效益。同樣，像PCIe和以太網(wǎng)這類I/O接口功能，它們對延遲有較高的容忍度，并且可以通過獨(dú)立的Chiplet實(shí)現(xiàn)，從而更具成本優(yōu)勢，因此通常會(huì)選擇更早期的工藝節(jié)點(diǎn)來制造，以節(jié)約整體成本。
挑戰(zhàn)三：Die-to-Die互連
在確定了系統(tǒng)功能劃分和工藝節(jié)點(diǎn)之后，芯粒設(shè)計(jì)者需要解決的下一個(gè)關(guān)鍵問題是實(shí)現(xiàn)芯粒與芯粒之間(die-to-die)的互連。盡管UCIe已成為此互連領(lǐng)域的事實(shí)標(biāo)準(zhǔn)，但要從中選擇合適的配置并非易事。設(shè)計(jì)者必須首先根據(jù)芯粒要處理的工作負(fù)載，準(zhǔn)確理解其帶寬需求。
此外，Chiplet設(shè)計(jì)人員還需在兩類互連介質(zhì)間做出選擇：一種是互連距離更長的有機(jī)基板，對應(yīng)“UCIe標(biāo)準(zhǔn)”模式；另一種是凸點(diǎn)間距極小的先進(jìn)封裝技術(shù)，對應(yīng)“UCIe高級”模式。同時(shí)，還必須考慮數(shù)據(jù)速率(范圍通常在16Gbps到64Gbps之間)，以及需要的數(shù)據(jù)通道數(shù)量。
挑戰(zhàn)四：先進(jìn)封裝的實(shí)現(xiàn)
Chiplet將傳統(tǒng)的片上系統(tǒng)(SoC)功能拆分到更小、可能是同質(zhì)或異質(zhì)的芯粒中，然后將它們集成到同一個(gè)系統(tǒng)級封裝(SiP)之內(nèi)。這種系統(tǒng)級封裝不僅包含傳統(tǒng)的封裝基板，還包括能夠提供更高布線密度、更多功能和更強(qiáng)集成度的中介層(interposer)，使得整個(gè)系統(tǒng)可以在單一的標(biāo)準(zhǔn)或先進(jìn)封裝內(nèi)實(shí)現(xiàn)。
先進(jìn)封裝技術(shù)之所以成為半導(dǎo)體生態(tài)的焦點(diǎn)，很大程度上是由于2.5D/3D多芯粒設(shè)計(jì)的興起。然而，先進(jìn)封裝也給Chiplet設(shè)計(jì)帶來了全新的挑戰(zhàn)，包括機(jī)械外形尺寸、信號和電源完整性的分析，以及對單個(gè)芯粒的熱管理分析。
可以說，Chiplet的發(fā)展與先進(jìn)封裝技術(shù)已密不可分。
當(dāng)設(shè)計(jì)者思考如何在多芯粒設(shè)計(jì)中實(shí)現(xiàn)互連時(shí)，與那些包含了硅中介層或帶硅橋的中介層的2.5D/3D架構(gòu)相比，使用有機(jī)基板通常成本更低，設(shè)計(jì)周期也更短。
接下來，設(shè)計(jì)者還必須在“硅中介層”與“RDL中介層”之間做出選擇。硅中介層雖然是成熟產(chǎn)品，但尺寸越大，成本就越高，并且由于其材料的脆性，尺寸受到了限制。相反，RDL中介層的主要目標(biāo)是降低制造成本并提供更大的面積，以集成更多硅片內(nèi)容，從而構(gòu)建規(guī)模更大的系統(tǒng)。
此外，還有一系列任務(wù)需要完成，如凸點(diǎn)(bump)規(guī)劃和晶圓探針(wafer-probe)布局，以確保芯粒、封裝和測試流程三者之間的要求能協(xié)調(diào)一致。先進(jìn)封裝也帶來了與測試規(guī)劃相關(guān)的挑戰(zhàn)，例如，為確保最終輸出“已知合格芯粒”(KGD)，必須在芯粒設(shè)計(jì)時(shí)就預(yù)留好晶圓測試探針的物理訪問點(diǎn)。由于并非所有芯粒都可以通過外部引腳訪問，設(shè)計(jì)者可能還需要借助多芯粒測試服務(wù)器來解決測試訪問問題。
挑戰(zhàn)五：系統(tǒng)與IP集成
協(xié)同設(shè)計(jì)涵蓋硅片、軟件和系統(tǒng)組件，以實(shí)現(xiàn)最優(yōu)的集成效果和整體系統(tǒng)效率。
以安全性為例：在包含同質(zhì)或異質(zhì)芯粒的系統(tǒng)中，安全性已成為一個(gè)至關(guān)重要的考量因素。首先，設(shè)計(jì)者必須提供身份驗(yàn)證功能，以確保每個(gè)芯粒的真實(shí)性和可信度。其次，設(shè)計(jì)者可能需要建立一套可信根系統(tǒng)，用于處理敏感數(shù)據(jù)，以及在系統(tǒng)之間安全傳遞密鑰，從而實(shí)現(xiàn)數(shù)據(jù)加密等服務(wù)。
設(shè)計(jì)者還需考慮實(shí)施安全啟動(dòng)(secure boot)流程，以在硬件和固件層面防范外部篡改。另一個(gè)關(guān)鍵的安全考量是保護(hù)跨關(guān)鍵接口傳輸?shù)臄?shù)據(jù)，這些接口包括應(yīng)用了完整性及數(shù)據(jù)加密(IDE)技術(shù)的PCIe和CXL，以及具備內(nèi)聯(lián)內(nèi)存加密(IME)功能的DDR和LPDDR。
上述Chiplet設(shè)計(jì)所面臨的挑戰(zhàn)充分表明，從傳統(tǒng)SoC向多芯粒設(shè)計(jì)的轉(zhuǎn)變，為半導(dǎo)體專業(yè)人士開辟了一個(gè)充滿機(jī)遇的全新疆域。
本文主要內(nèi)容翻譯自國際電子商情姊妹平臺(tái)EE Times，原文標(biāo)題：
